移位寄存器、栅极驱动电路、阵列基板及显示装置的制作方法-凯发k8天生赢家

1.本公开涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路、阵列基板及显示装置。


背景技术：

2.栅极驱动电路为显示装置中的重要组成部分。栅极驱动电路可以包括多级级联的移位寄存器，每一级移位寄存器可以与显示装置中的一行走线电连接。栅极驱动电路可以向显示装置中的多条走线(例如栅线或使能信号线等)中逐行输入扫描信号，以使得显示装置能够进行画面显示。
3.相关技术中，栅极驱动电路在向栅线提供信号的过程中，栅线的电压出现波动(例如压降)，栅极驱动电路输出波形的稳定性较差，造成子像素的数据误写入或写入失效，影响显示品质。


技术实现要素：

4.本公开提供一种移位寄存器、栅极驱动电路、阵列基板及显示装置，以提升移位寄存器输出波形的稳定性。
5.一方面，提供一种移位寄存器。所述移位寄存器包括第一输入电路、第二输入电路、控制电路、第一输出电路和输出控制电路。
6.所述第一输入电路与信号输入端、第一时钟信号端和第一节点耦接。所述第一输入电路被配置为，在来自所述第一时钟信号端的第一时钟信号的控制下，将来自所述信号输入端的输入信号传输至所述第一节点。
7.所述第二输入电路与第二时钟信号端、第二节点和第三节点耦接。所述第二输入电路被配置为，在所述第三节点的电压的控制下，将来自所述第二时钟信号端的第二时钟信号传输至所述第二节点。
8.所述第一输出电路与所述第一节点、所述第二节点、第一电压信号端、所述第二时钟信号端和信号输出端耦接。所述第一输出电路被配置为，在所述第一节点的电压的控制下，将来自所述第二时钟信号端的第二时钟信号传输至所述信号输出端。以及，在所述第二节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述信号输出端。
9.所述输出控制电路与第二电压信号端和控制信号端耦接，还与所述第二节点或所述信号输出端耦接。所述输出控制电路被配置为，在来自所述控制信号端的控制信号的控制下，将来自所述第二电压信号端的第二电压信号传输至所述第二节点或所述信号输出端。
10.在一些实施例中，所述输出控制电路与所述第二电压信号端、所述控制信号端和所述第二节点耦接。所述第一电压信号端和所述第二电压信号端所接收的电压信号中，一者为晶体管被导通的工作电压，另一者为所述晶体管被截止的非工作电压。
11.在一些实施例中，所述输出控制电路包括第九晶体管，所述第九晶体管的第一极与所述第二电压信号端电连接，所述第九晶体管的第二极与所述第二节点电连接，所述第九晶体管的第三极与所述控制信号端电连接。
12.在一些实施例中，所述输出控制电路与所述第二电压信号端、所述控制信号端和所述信号输出端耦接。所述第一电压信号端和所述第二电压信号端所接收的电压信号相同。
13.在一些实施例中，所述输出控制电路包括第九晶体管，所述第九晶体管的第一极与所述第二电压信号端电连接，所述第九晶体管的第二极与所述信号输出端电连接，所述第九晶体管的第三极与所述控制信号端电连接。
14.在一些实施例中，所述第一输入电路包括第一晶体管，所述第一晶体管的第一极与所述信号输入端电连接，所述第一晶体管的第二极与所述第一节点电连接，所述第一晶体管的第三极与所述第一时钟信号端电连接。和/或，所述第二输入电路包括第二晶体管和第一电容器。所述第二晶体管的第一极与所述第二时钟信号端电连接，所述第二晶体管的第二极与所述第二节点电连接，所述第二晶体管的第三极与所述第三节点电连接。所述第一电容器的第一极板与第二时钟信号端电连接，所述第一电容器的第二极板与所述第三节点电连接。
15.在一些实施例中，所述第一输出电路包括第七晶体管、第八晶体管、第二电容器和第三电容器。所述第七晶体管的第一极与所述第二时钟信号端电连接，所述第七晶体管的第二极与信号输出端电连接，所述第七晶体管的第三极与所述第一节点电连接。所述第八晶体管的第一极与所述第一电压信号端电连接，所述第八晶体管的第二极与所述信号输出端电连接，所述第八晶体管的第三极与所述第二节点电连接。所述第二电容器的第一极板与所述第一节点电连接，所述第二电容器的第二极板与所述信号输出端电连接。所述第三电容器的第一极板与第二节点电连接，所述第三电容器的第二极板与所述第一电压信号端电连接。
16.在一些实施例中，所述移位寄存器还包括控制电路，所述控制电路与所述第一节点、所述第二节点、所述第三节点和所述第一电压信号端耦接。所述控制电路被配置为，在来自所述第一节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点和所述第三节点。以及，在来自所述第二节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点。
17.在一些实施例中，所述控制电路包括第一控制子电路和第二控制子电路。所述第一控制子电路与所述第一节点、所述第二节点和所述第一电压信号端耦接。所述第一控制子电路被配置为，在所述第二节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第一节点。所述第二控制子电路与所述第一节点、所述第二节点、所述第三节点和所述第一电压信号端耦接。所述第二控制子电路被配置为，在所述第一节点的电压的控制下，将来自所述第一电压信号端的第一电压信号传输至所述第二节点和所述第三节点。
18.在一些实施例中，所述第一控制子电路还与所述第二时钟信号端耦接，所述第一控制子电路包括第三晶体管和第四晶体管。所述第三晶体管的第一极与所述第一电压信号端电连接，所述第三晶体管的第二极与所述第一节点电连接，所述第三晶体管的第三极与
所述第二节点电连接。所述第四晶体管的第一极与所述第三晶体管的第二极电连接，所述第四晶体管的第二极与所述第一节点电连接，所述第四晶体管的第三极与所述第二时钟信号端电连接。
19.和/或，所述第二控制子电路包括第五晶体管和第六晶体管。所述第五晶体管的第一极与所述第一电压信号端电连接，所述第五晶体管的第二极与所述第三节点电连接，所述第五晶体管的第三极与所述第一节点电连接。所述第六晶体管的第一极与所述第一电压信号端电连接，所述第六晶体管的第二极与所述第二节点电连接，所述第六晶体管的第三极与所述第一节点电连接。
20.由上述可知，本公开实施例提供的移位寄存器，在任一阶段，信号输出端均存在电压信号输出，即栅线不存在浮空阶段，这样可以提升移位寄存器输出波形的稳定性，提升移位寄存器抗干扰的稳定性，降低子像素的数据误写入或写入失效的风险，从而提高显示品质。
21.另一方面，提供一种栅极驱动电路。所述栅极驱动电路包括多个级联的第一移位寄存器，所述第一以为寄存器为如上述任一实施例所述的移位寄存器。
22.在一些实施例中，除最后一级第一移位寄存器之外，每相邻两级第一移位寄存器中，上一级的第一移位寄存器的控制信号端，与下一级的第一移位寄存器的信号输出端耦接。
23.在一些实施例中，所述栅极驱动电路还包括第二移位寄存器，所述第二移位寄存器包括第一输入电路、第二输入电路、控制电路和第一输出电路。其中，所述第二移位寄存器的信号输入端与最后一级第一移位寄存器的信号输出端连接，且最后一级第一移位寄存器的控制信号端，与所述第二移位寄存器的信号输出端连接。
24.再一方面，提供一种阵列基板。所述阵列基板具有显示区和至少位于所述显示区的一侧的周边区。所述阵列基板包括衬底和如上述任一实施例所述的栅极驱动电路，所述栅极驱动电路设置于所述衬底上，且位于所述周边区。
25.在一些实施例中，所述阵列基板还包括第一电压信号线和第二电压信号线。所述第一电压信号线设置于所述栅极驱动电路远离所述显示区的一侧。所述第二电压信号线与所述栅极驱动电路交叠，且将所述栅极驱动电路的第一移位寄存器划分为第一电路和第二电路，所述第一电路相较于所述第二电路更加远离所述显示区。其中，所述第一电路包括第一输入电路、第二输入电路、控制电路和输出控制电路。所述第二电路包括第一输出电路。
26.在一些实施例中，所述控制电路包括第一控制子电路和第二控制子电路。所述阵列基板还包括第一有源图案。所述第一有源图案包括第一直线段、第二直线段、第三直线段和第四直线段。所述第一直线段和所述第三直线段均与所述第一电压信号线大致平行，且，所述第一直线段相较于所述第三直线段靠近所述第一电压信号线。所述第二直线段和所述第四直线段均与所述第一电压信号线大致垂直。
27.所述第一直线段包括第一部分和第二部分，所述第一部分和所述第二部分位于所述第二直线段的相对两侧。所述第二直线段、第三直线段和第四直线段的端部依次连接，且所述第三直线段和所述第一部分位于所述第二直线段的同一侧。
28.所述第一控制子电路包括的晶体管的有源层位于所述第二部分。所述第二控制子电路包括的晶体管中，一部分晶体管的有源层位于所述第一部分，另一部分晶体管的有源
层位于所述第三直线段。
29.在一些实施例中，所述输出控制电路与第二电压信号端、控制信号端和第二节点耦接。所述阵列基板还包括第一栅线、第二栅线和第二有源图案。
30.所述第一栅线与所述第一电压信号线大致垂直。所述第一栅线与所述第二部分重叠，且与所述第二控制子电路和所述第一输出电路连接。所述第二栅线与所述第一电压信号线大致垂直。所述第二栅线与所述第一电压信号线和所述第一输出电路连接。
31.所述第二有源图案与所述第一电压信号线大致平行，且位于所述第一栅线和所述第二栅线之间。所述第二有源图案一端与所述第一栅线连接，另一端与所述第二电压信号线连接。所述输出控制电路包括的晶体管的有源层位于所述第二有源图案。
32.在一些实施例中，所述阵列基板还包括第二时钟信号线、第三栅线、第一连接线和第一级联线。所述第二时钟信号线设置于所述栅极驱动电路远离所述显示区的一侧，且与所述第一电压信号线大致平行。
33.所述第三栅线与所述第一电压信号线大致垂直。所述第三栅线的一端与所述第二时钟信号线连接，另一端与所述第二部分重叠。所述第一连接线与所述第四直线段远离所述第三直线段的端部连接，以及，与所述第三栅线远离所述第一电压信号线的端部连接。
34.相邻的两级移位寄存器中，所述第一级联线的一端与上一级的移位寄存器的第二有源图案重叠，另一端绕经所述第一连接线和所述第二电压信号线之间，与下一级的移位寄存器的信号输出端连接。
35.在一些实施例中，所述第一级联线包括第四栅线和第二连接线，所述第四栅线位于所述第一栅线和所述第二栅线之间。且，所述第四栅线的一端与所述第二有源图案重叠，另一端与所述第二连接线连接。所述第二连接线与所述第四栅线和下一级的移位寄存器的信号输出端连接。
36.在一些实施例中，所述输出控制电路与第二电压信号端、控制信号端和信号输出端耦接。所述阵列基板还包括第一栅线、第二栅线和第二有源图案。
37.所述第一栅线与所述第一电压信号线大致垂直。所述第一栅线与所述第二部分重叠，且与所述第二控制子电路和所述第一输出电路连接。所述第二栅线与所述第一电压信号线大致垂直。所述第二栅线与所述第一电压信号线和所述第一输出电路连接。
38.所述第二有源图案与所述第一电压信号线大致垂直，且位于所述第一栅线和所述第二栅线之间。所述第二有源图案一端与所述信号输出端连接，另一端与所述第一电压信号线连接。所述输出控制电路包括的晶体管的有源层，位于所述第二有源图案。
39.在一些实施例中，所述的阵列基板还包括第二时钟信号线、第三栅线、第一连接线和第一级联线。所述第二时钟信号线设置于所述栅极驱动电路远离所述显示区的一侧，且与所述第一电压信号线大致平行。
40.所述第三栅线与所述第一电压信号线大致垂直。所述第三栅线的一端与所述第二时钟信号线连接，另一端与所述第二部分重叠。所述第一连接线与所述第四直线段远离所述第三直线段的端部连接，以及，与所述第三栅线远离所述第一电压信号线的端部连接。
41.相邻的两级移位寄存器中，所述第一级联线的一端与上一级的移位寄存器的第二有源图案重叠，另一端绕经所述第一连接线和所述第二电压信号线之间，与下一级的所述第二有源图案和信号输出端连接。
42.在一些实施例中，所述第一级联线包括第四栅线和第二连接线。所述第四栅线位于所述第一栅线和所述第二栅线之间。且，所述第四栅线的一端与所述第二有源图案重叠，另一端跨过另一条第一级联线与所述第二连接线连接。所述第二连接线与所述第四栅线和下一级的移位寄存器的信号输出端连接。
43.在一些实施例中，所述第一连接线与所述第四直线段连接的端部，相较于与所述第三栅线连接的端部，更加远离所述第一电压信号线。
44.又一方面，提供一种显示装置。所述显示装置包括如上述任一实施例所述的阵列基板。
45.本公开实施例提供的栅极驱动电路、阵列基板及显示装置的有益效果与上述技术方案提供的移位寄存器的有益效果相同，在此不做赘述。
附图说明
46.为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
47.图1为根据一些实施例的一种显示装置的结构图；
48.图2为根据一些实施例的另一种显示装置的结构图；
49.图3为图1中沿剖面线a-a＇处的一种剖视图；
50.图4为根据一些实施例的显示面板的结构图；
51.图5为图4中沿剖面线b-b＇处的一种剖视图；
52.图6为根据一些实施例的栅极驱动电路的结构图；
53.图7为根据一些实施例的一种移位寄存器的结构框图；
54.图8为根据一些实施例的另一种移位寄存器的结构框图；
55.图9为图7中所示的移位寄存器的电路图；
56.图10为图8中所示的移位寄存器的电路图；
57.图11为图9中所示的移位寄存器的时序图；
58.图12为根据一些实施例的相关技术的信号输出端在浮空阶段的输出电压，与本公开一些实施例的信号输出端在对应的阶段的输出电压的仿真对比图；
59.图13为根据一些实施例的一种第二移位寄存器的电路图；
60.图14为根据一些实施例的阵列基板的一种移位寄存器的结构图；
61.图15为根据一些实施例的阵列基板的另一种移位寄存器的结构图；
62.图16为图14和图15所示的阵列基板的半导体层的结构图；
63.图17为图14所示的阵列基板的第一栅导电层和第二栅导电层的结构图；
64.图18为图15所示的阵列基板的第一栅导电层和第二栅导电层的结构图；
65.图19为图14所示的阵列基板的源漏导电层的结构图；
66.图20为图15所示的阵列基板的源漏导电层的结构图。
具体实施方式
67.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
68.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
69.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
70.在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。术语“耦接”例如表明两个或两个以上部件有直接物理接触或电接触。术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
[0071]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0072]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0073]
如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当
……
时”或“在
……
时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定
……”
或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定
……
时”或“响应于确定
……”
或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。
[0074]
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
[0075]
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
[0076]
考虑到所讨论的测量和与特定数量的测量相关联的误差(即，测量系统的限制)，如本文中所使用的“约”、“近似”或“大致”包括所陈述的值并且意味着在如由本领域普通技术人员所确定的针对特定值的可接受偏差范围内。例如，“约”可意味着在一个或多个标准偏差内，或在所陈述的值的
±
30％、
±
20％、
±
10％、
±
5％内。
[0077]
如本文所使用的那样，“平行”、“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。例如，“平行”包括绝对平行和近似平行，其中近似平行的可接受偏差范围例如可以是5
°
以内偏差；“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5
°
以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。
[0078]
应当理解的是，当层或元件被称为在另一层或基板上时，可以是该层或元件直接在另一层或基板上，或者也可以是该层或元件与另一层或基板之间存在中间层。
[0079]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层的厚度和区域的面积。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0080]
在本说明书中，除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语(例如在通用的字典中定义的术语)应该被解释为具有与它们在相关领域的背景中的意思一致的意思，并且不应解释为理想的或过于形式化的意思。
[0081]
在本公开中，诸如“下”、“下方”、“上方”和“上”等类似词的术语用于解释附图中所示的部件的关系关联。术语可为相对概念并且基于附图中表示的方向来描述，也可以基于工艺步骤形成的先后顺序来描述，但是不限于此。
[0082]
术语“相对”意味着第一元件可与第二元件直接或间接相对。在第三元件介于第一元件和第二元件之间的情况下，尽管仍然彼此相对，但是第一元件和第二元件可被理解为彼此间接相对。
[0083]
在本公开的实施例中，所采用的晶体管可以为薄膜晶体管(thin film transistor，简称tft)、场效应晶体管(metal oxide semiconductor，简称mos)或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。
[0084]
在本公开的实施例中，所采用的各薄膜晶体管的第三极为晶体管的栅极，第一极为薄膜晶体管的源极和漏极中一者，第二极为薄膜晶体管的源极和漏极中另一者。由于薄膜晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的薄膜晶体管的第一极和第二极在结构上可以是没有区别的。示例性地，在晶体管为p型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性地，在晶体管为n型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。
[0085]
在本公开的实施例中，电容器可以是通过工艺制程单独制作的电容器件，例如通过制作专门的电容电极来实现电容器件，该电容器的各个电容电极可以通过金属层、半导体层(例如掺杂多晶硅)等实现。电容器也可以是晶体管之间的寄生电容，或者通过晶体管本身与其他器件、线路来实现，又或者利用电路自身线路之间的寄生电容来实现。
[0086]
本公开的实施例中，第一节点和第二节点等节点并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
[0087]
本公开的实施例中，“工作电压”指的是能够使得其包括的被操作晶体管被导通的电压；相应地，“非工作电压”指的是不能使得其包括的被操作晶体管被导通的电压。
[0088]
本公开的实施例中，“低电压”指的是能够使得其包括的被操作p型晶体管被导通的电压，并不能使得其包括的被操作n型晶体管被导通(即，该n型晶体管被截止)的电压；相应地，“高电压”指的是能够使得其包括的被操作n型晶体管被导通的电压，并不能使得其包括的被操作p型晶体管被导通(即，该p型晶体管被截止)的电压。
[0089]
下面，在本公开的实施例提供的电路中，以晶体管均以p型晶体管为例进行说明。
[0090]
如图1和图2所示，本公开的一些实施例提供了一种显示装置1000，显示装置1000可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何装置。
[0091]
示例性地，该显示装置1000可以为电视机、笔记本电脑、平板电脑、手机、个人数字助理(personal digital assistant，简称pda)、导航仪、可穿戴设备、虚拟现实(virtual reality，简称vr)设备等任何具有显示功能的产品或者部件。
[0092]
例如，如图1所示，该显示装置1000可以为便携式显示产品；如，该显示装置1000可以为图1所示的手机。又例如，参阅图2，该显示装置1000可以为可穿戴设备；如，该显示装置1000可以为图2中所示的手表。
[0093]
下面以上述显示装置1000为图1所示的手机为例，对本公开的一些实施例进行示意性说明，但是本公开的实施方式不限于此。
[0094]
在一些实施例中，参阅图3，显示装置1000包括显示面板100。
[0095]
其中，显示面板100包括相对设置的出光侧和非出光侧。出光侧为显示面板100用于显示的一侧，即图3中的上侧。
[0096]
示例性地，如图3所示，上述显示装置1000还可以包括壳体200、盖板300和电路板400以及其他电子配件。
[0097]
参阅图3，盖板300可以为单层的玻璃盖板，也可以包括多层子盖板堆叠，本公开实施例在此不做具体限定。
[0098]
如图3所示，壳体200的纵截面例如可以呈u型，显示面板100和电路板400设置于壳体200内，盖板300设置于壳体200的开口处。其中，电路板400设置于显示面板100远离盖板300的一侧，且电路板400与显示面板100连接，以向显示面板100提供所需的显示信号。
[0099]
上述显示面板100的类型包括多种，可以根据实际需要选择设置。
[0100]
示例性地，上述显示面板100可以为：机发光二极管显示面板、量子点发光二极管显示面板、微发光二极管显示面板、液晶显示面板、等离子体显示面板、场发射显示面板、电润湿显示面板或电泳显示面板等中的任一者，本公开实施例在此不作具体限定。
[0101]
下面以上述显示面板100为机发光二极管显示面板为例，对本公开的一些实施例进行示意性的说明，但是本公开的实施方式不限于此，并且也可以考虑任何其它显示面板100，只要应用相同的技术思想即可。
[0102]
在一些实施例中，参阅图5，显示面板100包括阵列基板110和用于封装阵列基板
110的封装层120。其中，封装层120可以为封装薄膜，也可以为封装基板，本公开实施例在此不做具体限定。
[0103]
在一些实施例中，参阅图4和图5，阵列基板110具有显示区a，显示区a为显示图像的区域，被配置为设置多个子像素p。
[0104]
示例性地，参阅图4和图5，阵列基板110包括衬底11和多个子像素p，多个子像素p设置在衬底11上，且位于显示区a。
[0105]
上述衬底11的类型包括多种，可以根据实际需要选择设置。
[0106]
例如，衬底11可以为刚性衬底。例如，该刚性衬底可以为玻璃衬底或聚甲基丙烯酸甲酯(polymethyl methacrylate，简称pmma)衬底等。
[0107]
又例如，衬底11可以为柔性衬底。例如，该柔性衬底可以为聚对苯二甲酸乙二醇酯(polyethylene terephthalate，简称pet)衬底、聚萘二甲酸乙二醇酯(polyethylene naphthalate two formic acid glycol ester，简称pen)衬底或聚酰亚胺(polyimide，简称pi)衬底等。
[0108]
上述子像素p包括像素电路130和发光器件140。其中，多个子像素p可以排列为多行多列，每行包括沿第一方向x排列的多个子像素p，每列包括沿第二方向y包括多个子像素p。其中，第一方向x与第二方向y相交。例如第一方向x与第二方向y大致垂直。
[0109]
需要说明的是，第一方向x为多个子像素p排列的行方向，第二方向y为多个子像素p排列的列方向。
[0110]
在一些实施例中，参阅图4，阵列基板110还具有周边区b，周边区b设置在显示区a的至少一侧。周边区b为不显示图像的区域，被配置为设置显示驱动电路。
[0111]
示例性地，参阅图4，阵列基板110还包括设置在衬底11上，位于周边区b的栅极驱动电路10和源极驱动电路20。
[0112]
其中，参阅图4和图6，栅极驱动电路10包括多级级联的移位寄存器rs，一个移位寄存器rs可以与至少一行子像素p电连接。例如，一个移位寄存器rs与一行子像素p电连接。
[0113]
需要说明的是，部分移位寄存器rs(例如图6中的第二移位寄存器rs2)也可以仅仅起到输出级联信号的作用，不与子像素p连接，具体可以参考下文，本公开实施例在此不做具体示例。
[0114]
此处，多级级联指的是，每相邻两个移位寄存器rs中，下一级移位寄存器rs的信号输入端in与上一级的移位寄存器rs的信号输出端ot耦接。其中，第一级移位寄存器rs的信号输入端in与初始化信号线sl连接。
[0115]
在一些实施例中，参阅图4，阵列基板110还包括设置在衬底11上的多条栅线gl和多条数据线dl。
[0116]
其中，多条栅线gl大致沿第一方向x延伸，一条栅线gl可以与至少一行子像素p电连接。多条数据线dl大致沿第二方向y延伸，一条数据线dl可以与至少一列子像素p电连接。
[0117]
此时，栅极驱动电路10中的一个移位寄存器rs可以通过栅线gl与一行子像素p电连接，源极驱动电路20可以通过数据线dl与一列子像素p电连接。
[0118]
基于上述，栅极驱动电路10可以从显示区a单侧逐行依次驱动各行子像素p，即单侧驱动。栅极驱动电路10也可以从显示区a的相对两侧交叉依次驱动各行子像素p，即交叉驱动。栅极驱动电路10还可以同时从显示区a的相对两侧逐行依次驱动各行子像素p，即双
侧驱动。
[0119]
下面以上述栅极驱动电路10的驱动方式为单侧驱动为例，对本公开的一些实施例进行示意性的说明，但是本公开的实施方式不限于此，并且也可以考虑任何其它驱动方式，只要应用相同的技术思想即可。
[0120]
相关技术中，栅极驱动电路在向栅线提供信号的过程中，存在浮空(float)阶段，即栅极驱动电路未向栅极提供任何信号。此时，在浮空(float)阶段，栅线的电压容易受到其他信号线(例如数据线)耦合的扰动，导致该栅线的电压出现波动(例如压降)，从而影响整个栅极驱动电路输出波形的稳定性，进而造成子像素的数据误写入或写入失效，影响显示品质。
[0121]
基于此，参阅图7和图8，本公开的一些实施例提供的移位寄存器rs，包括第一输入电路30、第二输入电路40、控制电路50、第一输出电路60和输出控制电路70。
[0122]
在一些示例中，参阅图7和图8，第一输入电路30与信号输入端in、第一时钟信号端ck和第一节点n1耦接。第一输入电路30被配置为，在来自第一时钟信号端ck的第一时钟信号的控制下，将来自信号输入端in的输入信号传输至第一节点n1。
[0123]
示例性地，如图9和图10所示，第一输入电路30包括第一晶体管t1，第一晶体管t1的第一极与信号输入端in电连接，第一晶体管t1的第二极与第一节点n1电连接，第一晶体管t1的第三极与第一时钟信号端ck电连接。
[0124]
在一些示例中，参阅图7和图8，第二输入电路40与第二时钟信号端cb、第二节点n2和第三节点n3耦接。第二输入电路40被配置为，在第三节点n3的电压的控制下，将来自第二时钟信号端cb的第二时钟信号传输至第二节点n2。
[0125]
示例性地，如图9和图10所示，第二输入电路40包括第二晶体管t2和第一电容器c1。第二晶体管t2的第一极与第二时钟信号端cb电连接，第二晶体管t2的第二极与第二节点n2电连接，第二晶体管t2的第三极与第三节点n3电连接。第一电容器c1的第一极板与第二时钟信号端cb电连接，第一电容器c1的第二极板与第三节点n3电连接。
[0126]
在一些示例中，参阅图7和图8，控制电路50与第一节点n1、第二节点n2、第三节点n3和第一电压信号端vgh耦接。控制电路50被配置为，在来自第一节点n1的电压的控制下，将来自第一电压信号端vgh的第一电压信号传输至第二节点n2和第三节点n3。以及，在来自第二节点n2的电压的控制下，将来自第一电压信号端vgh的第一电压信号传输至第一节点n1。
[0127]
示例性地，参阅图7和图8，控制电路50包括第一控制子电路51和第二控制子电路52。
[0128]
如图7和图8所示，第一控制子电路51与第一节点n1、第二节点n2和第一电压信号端vgh耦接。第一控制子电路51被配置为，在第二节点n2的电压的控制下，将来自第一电压信号端vgh的第一电压信号传输至第一节点n1。
[0129]
例如，如图9和图10所示，第一控制子电路51包括第三晶体管t3，第三晶体管t3的第一极与第一电压信号端vgh电连接，第三晶体管t3的第二极与第一节点n1电连接，第三晶体管t3的第三极与第二节点n2电连接。
[0130]
此外，如图9和图10所示，第一控制子电路51还可以与第二时钟信号端cb耦接，第一控制子电路51被配置为，在第二节点n2的电压和第二时钟信号端cb的第二时钟信号的控
制下，将来自第一电压信号端vgh的第一电压信号传输至第一节点n1。
[0131]
此时，如图9和图10所示，第一控制子电路51还包括第四晶体管t4，第三晶体管t3的第二极与第四晶体管t4的第一极电连接，第四晶体管t4的第二极与第一节点n1电连接，从而使得第三晶体管t3的第二极与第一节点n1电连接。第四晶体管t4的第三极与第二时钟信号端cb电连接。
[0132]
如图7和图8所示，第二控制子电路52与第一节点n1、第二节点n2、第三节点n3和第一电压信号端vgh耦接。第二控制子电路52被配置为，在第一节点n1的电压的控制下，将来自第一电压信号端vgh的第一电压信号传输至第二节点n2和第三节点n3。
[0133]
例如，如图9和图10所示，第二控制子电路52包括第五晶体管t5和第六晶体管t6。第五晶体管t5的第一极与第一电压信号端vgh电连接，第五晶体管t5的第二极与第三节点n3电连接，第五晶体管t5的第三极与第一节点n1电连接。第六晶体管t6的第一极与第一电压信号端vgh电连接，第六晶体管t6的第二极与第二节点n2电连接，第六晶体管t6的第三极与第一节点n1电连接。
[0134]
在一些示例中，参阅图7和图8，第一输出电路60与第一节点n1、第二节点n2、第一电压信号端vgh、第二时钟信号端cb和信号输出端ot耦接。第一输出电路60被配置为，在第一节点n1的电压的控制下，将来自第二时钟信号端cb的第二时钟信号传输至信号输出端ot。以及，在第二节点n2的电压的控制下，将来自第一电压信号端vgh的第一电压信号传输至信号输出端ot。
[0135]
示例性地，第一输出电路60包括第一输出子电路61和第二输出子电路62。
[0136]
如图7和图8所示，第一输出子电路61与第一节点n1、第二时钟信号端cb和信号输出端ot耦接。第一输出子电路61被配置为，在第一节点n1的电压的控制下，将来自第二时钟信号端cb的第二时钟信号传输至信号输出端ot。
[0137]
例如，如图9和图10所示，第一输出子电路61包括第七晶体管t7和第二电容器c2。第七晶体管t7的第一极与第二时钟信号端cb电连接，第七晶体管t7的第二极与信号输出端ot电连接，第七晶体管t7的第三极与第一节点n1电连接。第二电容器c2的第一极板与第一节点n1电连接，第二电容器c2的第二极板与信号输出端ot电连接。
[0138]
如图7和图8所示，第二输出子电路62与第二节点n2、第一电压信号端vgh和信号输出端ot耦接。第二输出子电路62被配置为，在第二节点n2的电压的控制下，将来自第一电压信号端vgh的第一电压信号传输至信号输出端ot。
[0139]
例如，如图9和图10所示，第二输出子电路62包括第八晶体管t8和第三电容器c3。第八晶体管t8的第一极与第一电压信号端vgh电连接，第八晶体管t8的第二极与信号输出端ot电连接，第八晶体管t8的第三极与第二节点n2电连接。第三电容器c3的第一极板与第二节点n2电连接，第三电容器c3的第二极板与第一电压信号端vgh电连接。
[0140]
在一些示例中，参阅图7和图8，输出控制电路70与第二电压信号端vs和控制信号端k耦接，还与第二节点n2或信号输出端ot耦接。输出控制电路70被配置为，在来自控制信号端k的控制信号的控制下，将来自第二电压信号端vs的第二电压信号传输至第二节点n2或信号输出端ot。
[0141]
示例性地，如图7所示，输出控制电路70与第二电压信号端vs、控制信号端k和第二节点n2耦接。
[0142]
例如，如图9所示，输出控制电路70包括第九晶体管t9，第九晶体管t9的第一极与第二电压信号端vs电连接，第九晶体管t9的第二极与第二节点n2电连接，第九晶体管t9的第三极与控制信号端k电连接。
[0143]
在此基础上，所有的晶体管均为p型晶体管或均为n型晶体管。第一电压信号端vgh和第二电压信号端vs所接收的电压信号中，一者为晶体管被导通的工作电压，另一者为晶体管被截止的非工作电压。
[0144]
如，所有的晶体管均为p型晶体管，第一电压信号端vgh处接收的第一电压信号为恒定的高电压，第二电压信号端vs处接收的第二电压信号为恒定的低电压，即第二电压信号小于第一电压信号。
[0145]
示例性地，如图8所示，输出控制电路70与第二电压信号端vs、控制信号端k和信号输出端ot耦接。
[0146]
例如，如图10所示，输出控制电路70包括第九晶体管t9，第九晶体管t9的第一极与第二电压信号端vs电连接，第九晶体管t9的第二极与信号输出端ot电连接，第九晶体管t9的第三极与控制信号端k电连接。
[0147]
在此基础上，第一电压信号端vgh和第二电压信号端vs所接收的电压信号相同。如，所有的晶体管均为p型晶体管，第一电压信号端vgh和第二电压信号端vs处接收的电压信号均为恒定的高电压。
[0148]
在一些实施例中，参阅图9和图10，该移位寄存器rs还包括隔绝子电路80，隔绝子电路80与第一节点n1、第四节点n4和第三电压信号端vgl耦接。第一输出子电路61与第四节点n4耦接，即第一输出子电路61通过隔绝子电路80与第一节点n1耦接。
[0149]
其中，隔绝子电路80被配置为，在来自第三电压信号端vgl的第三电压信号的控制下，将来自第一节点n1的电压传输至第四节点n4。
[0150]
示例性地，如图9和图10所示，隔绝子电路80包括第十晶体管t10，第十晶体管t10的第一极与第一节点n1电连接，第十晶体管t10的第二极与第七晶体管t7的第三极电连接，第十晶体管t10的第三极与第三电压信号端vgl电连接。
[0151]
需要说明的是，第三电压信号端vgl处接收的第三电压信号为恒定的工作电压。如，第十晶体管t10为p型晶体管，第三电压信号端vgl处接收的第三电压信号为恒定的低电压。
[0152]
图11为图9所示的移位寄存器的时序图。下面结合图9和图11，对本公开的一些实施例的移位寄存器的时序进行示例性的说明。
[0153]
如图11所示，在第一阶段p1，输入信号端in接收的输入信号为低电压，第一时钟信号端ck接收的第一时钟信号为低电压，第二时钟信号端cb接收的第二时钟信号为高电压。控制信号端k接收的控制信号为高电压。
[0154]
此时，结合图9，第一晶体管t1在第一时钟信号端ck的第一时钟信号的控制下导通，将来自信号输入端in的输入信号传输至第一节点n1，第一节点n1为低电压。第十晶体管t10导通，第一节点n1的低电压传输至第四节点n4，第四节点n4为低电压。第七晶体管t7在第一节点n1的电压的控制下导通，将来自第二时钟信号端cb接收的第二时钟信号传输至信号输出端ot。信号输出端ot输出高电压。
[0155]
此外，第九晶体管t9在控制信号端k的控制信号的控制下截止。且，第五晶体管t5
和第六晶体管t6在第一节点n1的电压的控制下导通，将来自第一电压信号端vgh的第一电压信号分别传输至第二节点n2和第三节点n3，使第二节点n2和第三节点n3的电压保持在高电压。第二晶体管t2、第三晶体管t3和第八晶体管t8截止。
[0156]
如图11所示，在第二阶段p2，输入信号端in接收的输入信号为高电压，第一时钟信号端ck接收的第一时钟信号为高电压，第二时钟信号端cb接收的第二时钟信号为低电压。控制信号端k接收的控制信号为高电压。
[0157]
此时，结合图9，第一晶体管t1在第一时钟信号端ck的第一时钟信号的控制下截止，第一节点n1保持上一阶段的电压，即第一阶段p1的低电压，第四节点n4仍为低电压。第七晶体管t7在第一节点n1的电压的控制下导通，将来自第二时钟信号端cb接收的第二时钟信号传输至信号输出端ot。信号输出端ot输出低电压。
[0158]
此外，第九晶体管t9在控制信号端k的控制信号的控制下截止。且，第五晶体管t5和第六晶体管t6在第一节点n1的电压的控制下导通，将来自第一电压信号端vgh的第一电压信号分别传输至第二节点n2和第三节点n3，使第二节点n2和第三节点n3的电压保持在高电压。第二晶体管t2、第三晶体管t3和第八晶体管t8截止。
[0159]
如图11所示，在第三阶段p3，输入信号端in接收的输入信号为高电压，第一时钟信号端ck接收的第一时钟信号为低电压，第二时钟信号端cb接收的第二时钟信号为高电压。控制信号端k接收的控制信号为低电压。
[0160]
此时，结合图9，第九晶体管t9在控制信号端k的控制信号的控制下导通，将来自第二电压信号端vs的第二电压信号传输至第二节点n2，第二节点n2为低电压。第八晶体管t8导通，将来自第一电压信号端vgh的第一电压信号传输至信号输出端ot。信号输出端ot输出高电压。
[0161]
此外，第一晶体管t1在第一时钟信号端ck的第一时钟信号的控制下导通，将来自信号输入端in的输入信号传输至第一节点n1，第一节点n1为高电压。第十晶体管t10导通，第一节点n1的高电压传输至第四节点n4，第四节点n4为高电压。第七晶体管t7截止。
[0162]
如图11所示，在第四阶段p4，输入信号端in接收的输入信号为高电压，第一时钟信号端ck接收的第一时钟信号为高电压，第二时钟信号端cb接收的第二时钟信号为低电压。控制信号端k接收的控制信号为高电压。
[0163]
此时，结合图9，第九晶体管t9在控制信号端k的控制信号的控制下截止。且第二晶体管t2在第二时钟信号端cb的第二时钟信号的控制下导通，将来自第二时钟信号端cb的第二时钟信号传输至第二节点n2。第二节点n2为低电压。第八晶体管t8导通，将来自第一电压信号端vgh的第一电压信号传输至信号输出端ot。信号输出端ot输出高电压。
[0164]
此外，第一晶体管t1在第一时钟信号端ck的第一时钟信号的控制下截止，且，第三晶体管t3在第二节点n2的控制下导通，第四晶体管t4在第二时钟信号端cb的第二时钟信号的控制下导通，第一电压信号端vgh的第一电压信号传输至第一节点n1，使得第一节点n1的电压保持在高电压，第四节点n4为高电压。第七晶体管t7截止。
[0165]
如图11所示，在第五阶段p5，输入信号端in接收的输入信号为高电压，第一时钟信号端ck接收的第一时钟信号为低电压，第二时钟信号端cb接收的第二时钟信号为高电压。控制信号端k接收的控制信号为高电压。
[0166]
此时，结合图9，第九晶体管t9在控制信号端k的控制信号的控制下截止，且第二晶
体管t2在第二时钟信号端cb的第二时钟信号的控制下导通截止，第二节点n2保持上一阶段的电压，即第四阶段p4的低电压。第八晶体管t8在第二节点n2的电压的控制下导通，将来自第一电压信号端vgh的第一电压信号传输至信号输出端ot。信号输出端ot输出高电压。
[0167]
此外，第一晶体管t1在第一时钟信号端ck的第一时钟信号的控制下导通，将来自信号输入端in的输入信号传输至第一节点n1，第一节点n1为高电压，第五晶体管t5和第六晶体管t6截止。第四节点n4为高电压。第七晶体管t7截止。
[0168]
由上述可知，本公开实施例提供的移位寄存器rs，在任一阶段，信号输出端ot均存在电压信号输出，即栅线gl不存在浮空阶段，这样可以提升移位寄存器rs输出波形的稳定性，提升移位寄存器rs抗干扰的稳定性，降低子像素p的数据误写入或写入失效的风险，从而提高显示品质。
[0169]
图12为根据一些实施例的相关技术的信号输出端在浮空阶段的输出电压，与本公开一些实施例的信号输出端在对应的阶段的输出电压的仿真对比图。
[0170]
根据图12可知，相关技术中，移位寄存器rs的信号输出端ot受到其他信号线(例如数据线dl)的压降为1.2v。在本技术中，移位寄存器rs的信号输出端ot受到其他信号线(例如数据线dl)的压降为0.5v，与相关技术相比，压降浮动减小了0.7v。因此，本技术可以明显提升移位寄存器rs输出波形的稳定性，提升移位寄存器rs抗干扰的稳定性，降低子像素p的数据误写入或写入失效的风险，从而提高显示品质。
[0171]
本公开的一些实施例提供的栅极驱动电路10中，参阅图4和图6，多级级联的移位寄存器rs包括第一移位寄存器rs1，第一移位寄存器rs1为上述任一实施例的移位寄存器rs1。其中，每级第一移位寄存器rs1例如可以与一行子像素p连接。
[0172]
在一些实施例中，参阅图6，除最后一级第一移位寄存器rs1之外，每相邻两级第一移位寄存器rs1中，上一级的第一移位寄存器rs1的控制信号端k，与下一级的第一移位寄存器rs1的信号输出端ot耦接。以这种方式设置，控制信号端k无需单独提供信号线，可以简化电路设计。
[0173]
在一些实施例中，如图6和图13所示，栅极驱动电路10还包括第二移位寄存器rs2，第二移位寄存器rs2包括第一输入电路30、第二输入电路40、控制电路50和第一输出电路60。即，第二移位寄存器rs2不包括上述输出控制电路70。
[0174]
需要说明的是，第二移位寄存器rs2还可以包括隔绝子电路80。第一输入电路30、第二输入电路40、控制电路50、第一输出电路60和隔绝子电路80的结构可以参考上文，本公开实施例在此不做赘述。
[0175]
其中，第二移位寄存器rs2的信号输入端in与最后一级第一移位寄存器rs1的信号输出端ot连接，且最后一级第一移位寄存器rs1的控制信号端k，与第二移位寄存器rs2的信号输出端ot连接。
[0176]
应理解，第二移位寄存器rs2的输出信号端ot存在浮空阶段。基于此，在本公开的一些实施例中，第二移位寄存器rs2的信号输出端ot不连接子像素p，第二移位寄存器rs2的信号输出端ot，仅为上一级第一移位寄存器rs1的控制信号端k提供控制信号。
[0177]
参阅图14和图15，本公开的一些实施例提供的阵列基板110，还包括第一电压信号线vl1和第二电压信号线vl2，第一电压信号线vl1和第二电压信号线vl2均大致沿第二方向y延伸。
[0178]
需要说明的是，第一电压信号线vl1被配置为提供恒定的高电压，第二电压信号线vl2被配置为提供恒定的低电压。
[0179]
其中，如图4、图14和图15所示，第一电压信号线vl1设置于栅极驱动电路10远离显示区a的一侧。第二电压信号线vl2与栅极驱动电路10交叠，且将栅极驱动电路10的第一移位寄存器rs1划分为第一电路500和第二电路600，第一电路500相较于第二电路600更加远离显示区a。
[0180]
此时，如图6、图14和图15所示，第一电压信号端vgh与第一电压信号线vl1连接，第二电压信号端vs与第一电压信号线vl1或第二电压信号线vl2连接，第三电压信号端vgl与第二电压信号线vl2连接。
[0181]
在一些实施例中，参阅图14和图15，阵列基板110还包括第一时钟信号线cl1、第二时钟信号线cl2和初始化信号线sl。第一时钟信号线cl1、第二时钟信号线cl2和初始化信号线sl均大致沿第二方向y延伸，即与第一电压信号线vl1大致平行。
[0182]
需要说明的是，第一时钟信号线cl1、第二时钟信号线cl2的数量可以为多条，图14、图15、图19和图20中仅以第一时钟信号线cl1、第二时钟信号线cl2各为一条进行示例，本公开实施例并不仅限于此。
[0183]
其中，参阅图4、图14和图15，第一时钟信号线cl1、第二时钟信号线cl2和初始化信号线sl位于栅极驱动电路10远离显示区a的一侧。
[0184]
示例性地，如图4、图14和图15所示，第一时钟信号线cl1、第二时钟信号线cl2和初始化信号线sl可以依次远离第一电压信号线vl1排布。
[0185]
此时，如图6、图14和图15所示，第一时钟信号端ck与第一时钟信号线cl1连接，第二时钟信号端cb与第二时钟信号线cl2连接，第一级第一移位寄存器rs的信号输入端in与初始化信号线sl连接。
[0186]
在一些实施例中，参阅图16，阵列基板110还包括第一有源图案21、第二有源图案22、第三有源图案23、第四有源图案24和第五有源图案25。
[0187]
在一些示例中，如图16所示，第一有源图案21包括第一直线段211、第二直线段212、第三直线段213和第四直线段214。
[0188]
其中，如图14、图15和图16所示，第一直线段211和第三直线段213均与第一电压信号线vl1大致平行，且，第一直线段211相较于第三直线段213靠近第一电压信号线vl1，第二直线段212和第四直线段214均与第一电压信号线vl1大致垂直。
[0189]
此外，如图16所示，第一直线段211包括第一部分2111和第二部分2112，第一部分2111和第二部分2112位于第二直线段212的相对两侧，第二直线段212、第三直线段213和第四直线段214的端部依次连接，且第三直线段213和第一部分2111位于第二直线段212的同一侧。
[0190]
参阅图9、图14和图16，上述第一控制子电路51包括的晶体管的有源层位于第一有源图案21中的第一直线段211的第二部分2112。如，第三晶体管t3和第四晶体管t4的有源层位于第一有源图案21中的第一直线段211的第二部分2112。
[0191]
参阅图9、图14和图16，上述第二控制子电路52包括的晶体管中，一部分晶体管的有源层位于第一有源图案21中的第一直线段211的第一部分2111，另一部分晶体管的有源层位于第三直线段213。如，第五晶体管t5的有源层位于第一部分1211，第六晶体管t6的有
源层位于第三直线段213。
[0192]
参阅图9、图14和图16，上述第二输入电路40包括的晶体管的有源层位于第四直线段214。如，第二晶体管t2的有源层位于第四直线段214。
[0193]
在一些示例中，如图14和图16所示，第二有源图案22可以位于第一有源图案21远离第一电压信号线vl1的一侧。
[0194]
此时，参阅图9、图14和图16，上述输出控制电路70包括的晶体管的有源层位于第二有源图案22。如，第九晶体管t9的有源层位于第二有源图案22。
[0195]
在一些示例中，如图9、图14和图16所示，第三有源图案23位于第一有源图案21靠近第一电压信号线vl1的一侧。其中，第三有源图案23可以与第一电压信号线vl1大致平行。
[0196]
此时，上述第一输入电路30包括的晶体管的有源层位于第三有源图案23。如，第一晶体管t1的有源层位于第三有源图案23。
[0197]
在一些示例中，如图9、图14和图16所示，第四有源图案24位于第二电压信号线vl2远离第一电压信号线vl1的一侧。其中，第四有源图案24可以与第一电压信号线vl1大致平行。
[0198]
此时，上述隔绝子电路80包括的晶体管的有源层位于第四有源图案24。如，第十晶体管t10的有源层位于第四有源图案24。
[0199]
在一些示例中，如图9、图14和图16所示，第五有源图案25位于第四有源图案24远离第一电压信号线vl1的一侧。其中，第五有源图案25可以包括沿第一方向x间隔设置的多个子有源图案。
[0200]
此时，上述第一输出电路60包括的晶体管的有源层位于第五有源图案25。如，第七晶体管t7和第八晶体管t8的有源层位于第五有源图案25。
[0201]
在一些实施例中，参阅图14、图15、图17和图18，阵列基板110还包括第一栅线31、第二栅线32、第三栅线33、第四栅线34、第五栅线35、第六栅线36、第七栅线37、第八栅线38、第九栅线39、第十栅线41和第十一栅线42。
[0202]
在一些示例中，如图9、图14和图17所示，第一栅线31与第一电压信号线vl1大致垂直。第一栅线31与第一有源图案21中的第一直线段211的第二部分2112重叠，且与第二控制子电路52和第一输出电路60连接。
[0203]
例如，如图9、图14和图17所示，第一栅线31与第一有源图案21中的第一直线段211的第二部分2112重叠形成第三晶体管t3。且与第二晶体管t2和第六晶体管t6的连接节点(第二节点n2)连接，以及，与第八晶体管t8的第三极连接。
[0204]
其中，如图9、图14和图17所示，上述阵列基板110还可以包括第三电容器c3的第一极板和第二极板，第一极板和第二极板至少部分重叠。第一栅线31还与第三电容器c3的第一极板连接。
[0205]
在一些示例中，如图9、图14和图17所示，第二栅线32与第一电压信号线vl1大致垂直。第二栅线32与第一电压信号线vl1和第一输出电路60连接。
[0206]
例如，如图9、图14和图17所示，第二栅线32与第一电压信号线vl1连接，以及，与第八晶体管t8的第一极连接。
[0207]
其中，如图9、图14和图17所示，上述阵列基板110还可以包括第三电容器c3的第一极板和第二极板，第一极板和第二极板至少部分重叠。第二栅线32还与第三电容器c3的第
二极板连接。
[0208]
在一些示例中，如图9、图14和图17所示，第三栅线33与第一电压信号线vl1大致垂直。第三栅线33位于第一栅线31和第二栅线32之间。第三栅线33的一端与第二时钟信号线cl2连接，另一端与第一有源图案21中的第一直线段211的第二部分2112重叠，形成第四晶体管t4。
[0209]
在一些示例中，如图9、图14和图17所示，第四栅线34位于第一栅线31和第二栅线32之间。第四栅线34与第二有源图案22重叠，形成第九晶体管t9。
[0210]
在一些示例中，如图9、图14和图17所示，第五栅线35与与第一电压信号线vl1大致垂直。第五栅线35位于第一栅线31远离第二栅线32的一侧，且第五栅线35的一端与第一时钟信号线cl1连接，另一端与第三有源图案23重叠，形成第一晶体管t1。
[0211]
在一些示例中，如图9、图14和图17所示，第六栅线36与第一电压信号线vl1大致平行。第六栅线36位于第五栅线35远离第一电压信号线vl1的一侧，且与第四直线段214重叠，形成第二晶体管t2。
[0212]
其中，如图9、图14和图17所示，上述阵列基板110还可以包括第一电容器c1的第一极板和第二极板，第一极板和第二极板至少部分重叠。第六栅线36还与第一电容器c1的第二极板连接。
[0213]
在一些示例中，如图9、图14和图17所示，第七栅线37分别与第一有源图案21中的第一直线段211的第一部分2111和第三直线段213重叠，形成第五晶体管t5和第六晶体管t6。
[0214]
在一些示例中，如图9、图14和图17所示，第八栅线38的一端与第二电压信号线vl2连接，另一端与第四有源图案分重叠，形成第十晶体管t10。
[0215]
在一些示例中，如图9、图14和图17所示，第九栅线39与第五有源图案25重叠，形成第七晶体管t7。
[0216]
其中，如图9、图14和图17所示，上述阵列基板110还可以包括第二电容器c2的第一极板和第二极板，第一极板和第二极板至少部分重叠。第九栅线39还与第二电容器c2的第一极板连接。
[0217]
在一些示例中，如图9、图14和图17所示，第十栅线41与第一栅线31连接，且与第五有源图案25重叠，形成第八晶体管t8。
[0218]
其中，如图9、图14和图17所示，上述阵列基板110还可以包括第三电容器c3的第一极板和第二极板，第一极板和第二极板至少部分重叠。第十栅线41还与第三电容器c3的第一极板连接。
[0219]
在一些示例中，如图9、图14和图17所示，第十一栅线42与第七晶体管t7和第八晶体管t8的第二极连接，并延伸至第一电压信号线vl1和第二电压信号线vl2之间。
[0220]
在一些实施例中，参阅图14、图15、图19和图20，阵列基板110还包括第一连接线71、第二连接线72、第三连接线73、第四连接线74、第五连接线75、第六连接线76、第七连接线77、第八连接线78、第九连接线79、第十连接线81和第十一连接线82。
[0221]
在一些示例中，如图14、图16、图17和图19所示，第一连接线71与第二晶体管t2的第一极和第四晶体管t4的第三极连接。即，第一连接线71与第四直线段214远离第三直线段213的端部连接，以及，与第三栅线33远离第一电压信号线vl1的端部连接。
[0222]
需要说明的是，第一连接线71与第一电容器c1的第一极板连接。
[0223]
此时，如图14、图17和图19所示，上述阵列基板110还可以包括第一电容器c1和第十二栅线43，第十二栅线43与第一连接线71和第七晶体管t7的第一极连接。第一连接线71还可以与第一电容器c1的第一极板连接。
[0224]
这里，第一连接线71与第四直线段214连接的端部，相较于与第三栅线33连接的端部，更加远离第一电压信号线vl1。以这种方式设置，第一连接线71与第二电压信号线vl2之间的距离更大，有利于输出控制电路70的设置。
[0225]
在一些示例中，如图14、图17和图19所示，第二连接线72与第四栅线34和下一级的移位寄存器rs(参见图6)的信号输出端ot(参见图6)连接。即第二连接线72的一端可以与第四栅线34连接，另一端可以与下一级的移位寄存器rs(参见图6)的第十一栅线42延伸至第一电压信号线vl1和第二电压信号线vl2之间的部分连接。
[0226]
在一些示例中，如图14、图16、图17和图19所示，第三连接线73与第一晶体管t1第二极和第五晶体管t5和第六晶体管t6的第三极连接。即，第三连接线73的一端可以与第三有源图案23连接，另一端可以与第七栅线37连接。
[0227]
在一些示例中，如图14、图17和图19所示，第四连接线74与第五晶体管t5和第六晶体管t6的第三极、第四晶体管t4的第二极连接。即，第四连接线74的一端可以与第七栅线37连接，另一端可以与第一有源图案21中的第一直线段211的第二部分2112，远离第一有源图案21中的第一直线段211的第一部分2111的一端连接。
[0228]
在一些示例中，如图14、图16、图17和图19所示，第五连接线75与第五晶体管t5的第二极和第一电容器c1的第二极板连接。即，第五连接线75一端可以与第一有源图案21中的第一直线段211的第一部分2111，远离第一有源图案21中的第一直线段211的第二部分2112的一端连接，另一端可以与第一电容器c1的第二极板连接。
[0229]
在一些示例中，如图14、图16、图17和图19所示，第六连接线76与第二晶体管t2和第六晶体管t6的第二极、第三晶体管t3和第八晶体管t8的第三极连接。即，第六连接线76的一端可以与第三直线段213和第四直线段214的拐点连接，另一端可以与第一栅线31连接。
[0230]
在一些示例中，如图14、图16、图17和图19所示，第七连接线77与第十晶体管t10的第二极和第七晶体管t7的第三极连接。即，第七连接线77的一端可以与第四有源图案24连接，另一端可以与第九栅线39连接。
[0231]
在一些示例中，如图14、图16、图17和图19所示，第八连接线78与第十晶体管t10的第一级、第五晶体管t5和第六晶体管t6的第三极连接。即，第八连接线78的一端可以与第四有源图案24连接，另一端可以与第七栅线37连接。
[0232]
在一些示例中，如图14、图16、图17和图19所示，第九连接线79与第三电容器c3的第二极板和第八晶体管t8的第一极连接。即，第九连接线79的一端与第三电容器c3的第二极板连接，另一端第五有源图案25连接。
[0233]
在一些示例中，如图14、图16、图17和图19所示，第十连接线81与第七晶体管t7的第一极和第二时钟信号线cl2连接。此时，上述阵列基板110还可以包括第十二栅线43，第十二栅线43与第一连接线71和第十连接线81连接。
[0234]
在一些示例中，如图14、图16、图17和图19所示，第十一连接线82与第二电容器c2的第二极板、第七晶体管t7和第八晶体管t8的第二极连接，并形成信号输出端ot。此时，上
述第十一栅线42与第十一连接线82连接。
[0235]
在一些实施例中，如图9和图14所示，上述输出控制电路70与第二电压信号端vs、控制信号端k和第二节点n2耦接。
[0236]
在此基础上，参阅图14、图16和图17，上述第二有源图案22与第一电压信号线vl1大致平行。且，第二有源图案22一端与第一栅线31连接，另一端与第二电压信号线vl2连接。
[0237]
此处，如图14、图16、图17和图19所示，上述阵列基板110还可以包括第十二连接线83，第二有源图案22与第十二连接线83连接，第十二连接线83与第一栅线31电连接，从而使得第二有源图案22与第一栅线31电连接。
[0238]
其中，上述阵列基板110还可以包括第一级联线90，相邻的两级移位寄存器rs中，第一级联线90的一端与上一级的移位寄存器rs的第二有源图案22重叠，另一端绕经第一连接线71和第二电压信号线vl2之间，与下一级的移位寄存器rs的信号输出端ot连接。
[0239]
此时，该第一级联线90包括上述第二连接线72和第四栅线34，且第二连接线72与第四栅线34和下一级的移位寄存器rs的信号输出端ot连接。
[0240]
在另一些实施例中，参阅图10和图15，输出控制电路70与第二电压信号端vs、控制信号端k和信号输出端ot耦接。
[0241]
在此基础上，参阅图15和图16，上述第二有源图案22与第一电压信号线vl1大致垂直。且第二有源图案22一端与信号输出端ot(参见图10)，另一端与第一电压信号线vl1连接。
[0242]
其中，上述阵列基板110还可以包括第一级联线90，相邻的两级移位寄存器rs中，第一级联线90的一端与上一级的移位寄存器rs的第二有源图案22重叠，另一端绕经第一连接线71和第二电压信号线vl2之间与下一级的移位寄存器rs的信号输出端ot连接。
[0243]
此时，如图15、图16、图18和图20所示，该第一级联线90包括上述第二连接线72和第四栅线34，第四栅线34的一端与第二有源图案22重叠，另一端跨过另一条第一级联线90与第二连接线72连接。第二连接线72与第四栅线34和下一级的移位寄存器rs的信号输出端ot连接。
[0244]
基于上述走线设计，沿第一方向x，第一移位寄存器rs1的宽度，与第二移位寄存器rs2的宽度大致相等。即该栅极驱动电路10可以在第一方向x的宽度不变的情况下，增设输出控制电路70，提升栅极驱动电路10抗干扰的稳定性，降低子像素p的数据误写入或写入失效的风险，从而提高显示品质。
[0245]
示例性地，在子像素p的径向尺寸最大为110μm～120μm的情况下，沿第一方向x，栅极驱动电路10的宽度为380μm～390μm。
[0246]
图5为图4中沿剖面线b-b＇处的一种剖视图。下面结合图5，对本公开的一些实施例提供的阵列基板110中的各个走线所在的膜层进行示意性的说明，本公开实施例并不仅限于此。
[0247]
如图5所示，沿垂直于衬底11且远离衬底11的方向，阵列基板110包括依次设置于衬底11上的半导体层act、栅绝缘层gi、第一栅导电层gt1、第一层间绝缘层ild1、第二栅导电层gt2、第二层间绝缘层ild2、源漏导电层sd和平坦层pln。
[0248]
参阅图5和图16，上述第一有源图案21、第二有源图案22、第三有源图案23、第四有源图案24和第五有源图案25位于半导体层act。
[0249]
参阅图5、图17和图18，上述第一栅线31、第三栅线33、第四栅线34、第五栅线35、第六栅线36、第七栅线37、第八栅线38、第九栅线39、第十栅线41和第十一栅线42和第十二栅线43位于第一栅导电层gt1。上述第二栅线32位于第二栅导电层gt2。
[0250]
参阅图5、图19和图20，上述第一连接线71、第二连接线72、第三连接线73、第四连接线74、第五连接线75、第六连接线76、第七连接线77、第八连接线78、第九连接线79、第十连接线81、第十一连接线82和第十二连接线83位于源漏导电层sd。
[0251]
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。